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本文由半导体产业纵横（ID：ICVIEWS）综合
UCIe 3.0规范旨在提升多芯片系统封装设计的能效与灵活性 。
全球开放小芯片互连标准组织UCIe联盟正式推出UCIe 3.0规范 ， 最大实现64 GT/s数据速率 ， 较上一代32 GT/s带宽翻倍 。
UCIe是一个由Intel牵头 ， 联合AMD、ARM、Meta、Microsoft、Qualcomm、Samsung、ASE、TSMC、Google Cloud等十大产业巨头共同参与制定的开放性行业标准 。 该标准旨在为Chiplet技术提供一个通用的、可互操作的高速互联解决方案 ， 以促进不同厂商生产的Chiplet之间的互连互通 。
新规范通过运行时重校准、扩展边带传输等技术创新 ， 旨在提升多芯片系统封装设计的能效与灵活性 。
性能突破：
- 支持 48 GT/s 与 64 GT/s 数据传输速率
- 通过映射协议实现连续传输（Raw Mode） ， 确保 SoC 与 DSP 小芯片间无中断数据流
- 运行时重校准技术：复用初始化状态实现操作中链路调节 ， 降低动态功耗
- 快速节流与紧急关断机制：通过漏极开路接口（open-drain I/O）发送系统级即时通知
- 边带信道延伸至 100 毫米 ， 支持更灵活 SiP 拓扑
- 优先级边带数据包：为时间敏感型系统事件提供确定性低延迟信令
- 预载固件标准化：通过管理传输协议（MTP）加速初始化流程
- 完全后向兼容所有旧版 UCIe 规范
- 可选管理功能模块化设计 ， 避免芯片资源浪费
【UCIe 3.0发布，数据传输速率翻倍至64GT/s】此外 ， 2.0 规范支持 3D 封装 ， 与 2D 和 2.5D 架构相比 ， 可提供更高的带宽密度和更高的功率效率 。 UCIe-3D 针对混合键合进行了优化 ， 凸块间距可适用于大至 10-25 微米、小至 1 微米或更小的凸块间距 ， 从而提供灵活性和可扩展性 。
另一个功能是针对互操作性和合规性测试优化的封装设计 。 合规性测试的目标是根据已知良好的参考 UCIe 实现来Device Under Test (DUT) 的主频带支持功能 。 UCIe 2.0 为物理、适配器和协议合规性测试建立了初始框架 。
UCIe 2.0 规范的亮点：
- 全面支持具有多个chiplets的任何系统级封装 (SiP) 结构的可管理性、调试和测试 。
- 支持3D封装 ， 显著提升带宽密度和功率效率 。
- 改进的系统级解决方案 ， 其可管理性被定义为chiplet堆栈的一部分 。
- 针对互操作性和合规性测试优化的封装设计 。
- 完全向后兼容 UCIe 1.1 和 UCIe 1.0 。
UCIe 1.0及1.1规范UCIe 1.0 是一个“起点”标准 ， 定义了芯片到芯片之间的I/O物理层、协议和软件堆栈等关键方面 。 UCIe 1.0利用了PCIe和CXL两种高速互连标准 ， 为Chiplet之间的互连提供了标准化的解决方案 。 UCIe 1.0协议主要适用于标准封装（2D）和先进封装（2.5D） ， 而不支持3D封装 。
UCIe 1.1是UCIe 1.0的升级版 ， 它在保持与UCIe 1.0向后兼容的同时 ， 引入了一系列有价值的改进和增强功能 。 这些改进主要包括：
- 扩展可靠性机制：UCIe 1.1将可靠性机制扩展到更多协议 ， 并支持更广泛的使用模型 。
- 针对汽车应用的增强功能：鉴于汽车行业对采用UCIe技术的小芯片的巨大市场需求 ， UCIe 1.1中包括了针对汽车应用的其他增强功能 ， 如故障分析和运行状况监控 ， 并支持低成本封装实现 。
- 新用途和成本优化：UCIe 1.1规范还探索了具有完整UCIe协议栈的流媒体协议的新用途 ， 包括同时支持多协议和端到端链路层功能 。 此外 ， 通过新的凸点图优化 ， 高级封装的成本得到了有效降低 。
- 增强合规性测试：UCIe 1.1规范详细说明了体系结构规范属性 ， 以定义将在测试计划和遵从性测试中使用的系统设置和寄存器 ， 从而确保了设备互操作性 。
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